A comparative analysis of cache memory architectures for the multiplus multiprocessor

Pacheco Jr., Ageu Cavalcante; Meslim, Alexandre Malheiros; Aude, Júlio Salek

Please use this identifier to cite or link to this item: http://hdl.handle.net/11422/1073

Full metadata record

DC Field	Value	Language
dc.contributor.author	Meslim, Alexandre Malheiros	-
dc.contributor.author	Pacheco Jr., Ageu Cavalcante	-
dc.contributor.author	Aude, Júlio Salek	-
dc.date.accessioned	2016-11-10T11:13:50Z	-
dc.date.available	2023-12-21T03:05:06Z	-
dc.date.issued	1992-12-23	-
dc.identifier.citation	MESLIM, A. M.; PACHECO Jr., A. C.; AUDE, J. S. A comparative analysis of cache memory architectures for the multiplus multiprocessor. Rio de Janeiro: NCE, UFRJ, 1992. 15 p. (Relatório Técnico, 08/92)	pt_BR
dc.identifier.uri	http://hdl.handle.net/11422/1073	-
dc.description.abstract	This paper analyses some design altematives for the MULTIPLUS cache memory subsystem architecture. MUL TIPLUS is a high performance multiprocessor system under development at NCE/UFRJ. The analysis is carried out using a simu1ator which supports different cache configurations. The simulator experiments have been done under three different situations: a non-cache system and the use of write back and write through control policies. The graphical results show the system behaviour in relation to the average ratio of bus occupation and the average processor cycle length.	en
dc.language	eng	pt_BR
dc.relation.ispartof	Relatório Técnico NCE	pt_BR
dc.rights	Acesso Aberto	pt_BR
dc.subject	Arquitetura de memória cache	pt_BR
dc.subject	Multiprocessador MULTIPLUS	pt_BR
dc.subject	Cache memory architecture	en
dc.title	A comparative analysis of cache memory architectures for the multiplus multiprocessor	pt_BR
dc.type	Relatório	pt_BR
dc.description.resumo	Este trabalho analisa algumas alternativas de projeto para a arquitetura do sub-sistema de memória cache para o multiprocessador MULTIPLUS. O MULTIPLUS é um multiprocessador de alto desempenho em desenvolvimento no Núcleo de Computação Eletrônica da Universidade Federal do Rio de Janeiro (NCE/UFRJ). A análise foi realizada utilizando-se um simulador que suporta diferentes configurações de memórias cache. A simulação foi realizada utilizando-se três diferentes sistemas: sem memória cache, com cache utilizando políticas de controle do tipo write through e write back. Os resultados gráficos mostram o desempenho do sistema em relação a taxa média de ocupação dos barramentos e o tempo médio de duração do ciclo do processador.	pt_BR
dc.publisher.country	Brasil	pt_BR
dc.publisher.department	Instituto Tércio Pacitti de Aplicações e Pesquisas Computacionais	pt_BR
dc.subject.cnpq	CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO	pt_BR
dc.citation.issue	0892	pt_BR
dc.embargo.terms	aberto	pt_BR
Appears in Collections:	Relatórios

Files in This Item:

File	Description	Size	Format
08_92_000040820.pdf		1.04 MB	Adobe PDF	View/Open

Show simple item record Recommend this item View Statistics

Pantheon Institutional repository