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dc.contributor.authorMeslim, Alexandre Malheiros-
dc.contributor.authorPacheco Jr., Ageu Cavalcante-
dc.contributor.authorAude, Júlio Salek-
dc.date.accessioned2016-11-10T11:13:50Z-
dc.date.available2016-11-12T03:00:44Z-
dc.date.issued1992-12-23-
dc.identifier.citationMESLIM, A. M.; PACHECO Jr., A. C.; AUDE, J. S. A comparative analysis of cache memory architectures for the multiplus multiprocessor. Rio de Janeiro: NCE, UFRJ, 1992. 15 p. (Relatório Técnico, 08/92)pt_BR
dc.identifier.urihttp://hdl.handle.net/11422/1073-
dc.description.abstractThis paper analyses some design altematives for the MULTIPLUS cache memory subsystem architecture. MUL TIPLUS is a high performance multiprocessor system under development at NCE/UFRJ. The analysis is carried out using a simu1ator which supports different cache configurations. The simulator experiments have been done under three different situations: a non-cache system and the use of write back and write through control policies. The graphical results show the system behaviour in relation to the average ratio of bus occupation and the average processor cycle length.en
dc.languageengpt_BR
dc.relation.ispartofRelatório Técnico NCEpt_BR
dc.rightsAcesso Abertopt_BR
dc.subjectArquitetura de memória cachept_BR
dc.subjectMultiprocessador MULTIPLUSpt_BR
dc.subjectCache memory architectureen
dc.titleA comparative analysis of cache memory architectures for the multiplus multiprocessorpt_BR
dc.typeRelatóriopt_BR
dc.description.resumoEste trabalho analisa algumas alternativas de projeto para a arquitetura do sub-sistema de memória cache para o multiprocessador MULTIPLUS. O MULTIPLUS é um multiprocessador de alto desempenho em desenvolvimento no Núcleo de Computação Eletrônica da Universidade Federal do Rio de Janeiro (NCE/UFRJ). A análise foi realizada utilizando-se um simulador que suporta diferentes configurações de memórias cache. A simulação foi realizada utilizando-se três diferentes sistemas: sem memória cache, com cache utilizando políticas de controle do tipo write through e write back. Os resultados gráficos mostram o desempenho do sistema em relação a taxa média de ocupação dos barramentos e o tempo médio de duração do ciclo do processador.pt_BR
dc.publisher.countryBrasilpt_BR
dc.publisher.departmentInstituto Tércio Pacitti de Aplicações e Pesquisas Computacionaispt_BR
dc.subject.cnpqCNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAOpt_BR
dc.citation.issue0892pt_BR
dc.embargo.termsabertopt_BR
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