Uma proposta de implementação do algoritmo de Lee no multiprocessador Multiplus

Aude, Júlio Salek

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DC Field	Value	Language
dc.contributor.author	Aude, Júlio Salek	-
dc.date.accessioned	2016-11-10T15:19:06Z	-
dc.date.available	2023-12-21T03:05:07Z	-
dc.date.issued	1991-12-30	-
dc.identifier.citation	AUDE, J. S. Uma proposta de implentação do algoritmo de Lee no multiprocessador Multiplus. Rio de Janeiro: NCE, UFRJ, 1991. 15 p. (Relatório Técnico, 22/91)	pt_BR
dc.identifier.uri	http://hdl.handle.net/11422/1095	-
dc.description.abstract	This paper discusses some issues concerning the implementation of Lee's routing algorithm on MULTIPLUS, a multiprocessor under development at NCE/UFRJ. MULTIPLUS supports up to 2048 processing nodes which can be organized into 32 clusters consisting of up to 8 processing nodes. The overall global memory address space is 32 Gbytes, which is physically distributed into modules of up to 32 Mbytes that are local to the processing nodes. The proposed implementation takes advantage of the memory hierarchy and partition within MULTIPLUS architecture to efficiently exploit the intrinsic parallelism of the expansion and reset phases of the algorithm. In addition, the proposed implementation is also able to perform in parallel the routing of nets constrained to non-overlapping layout areas.	en
dc.language	por	pt_BR
dc.relation.ispartof	Relatório Técnico NCE	pt_BR
dc.rights	Acesso Aberto	pt_BR
dc.subject	Algoritmos	pt_BR
dc.subject	Multiprocessador MULTIPLUS	pt_BR
dc.subject	Algorithms	en
dc.title	Uma proposta de implementação do algoritmo de Lee no multiprocessador Multiplus	pt_BR
dc.type	Relatório	pt_BR
dc.description.resumo	Este trabalho discute a implementação do algoritmo de roteamento proposto por Lee no multiprocessador MULTIPLUS em desenvolvimento no NCE/UFRJ. O MULTIPLUS suporta até 2048 nós de processamento organizados em até 32 "clusters" com 8 nós de processamento. O espaço de endereçamento global de memória é de 32 Gbytes, fisicamente distribuído em módulos de até 32 Mbytes locais a cada nó de processamento. A proposta de implementação apresentada tira partido das características de hierarquia e partição de memória presentes na arquitetura do MULTIPLUS para explorar de forma mais eficiente o paralelismo inerente às fases de expansão e reinicilaização do algoritmo. Além disso, a implementação proposta é capaz de realizar concorrentemente o roteamento de conexões situadas em áreas disjuntas do layout.	pt_BR
dc.publisher.country	Brasil	pt_BR
dc.publisher.department	Instituto Tércio Pacitti de Aplicações e Pesquisas Computacionais	pt_BR
dc.subject.cnpq	CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO	pt_BR
dc.citation.issue	2291	pt_BR
dc.embargo.terms	aberto	pt_BR
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