Simulações de arquiteturas de memória cache para o multiprocessador Multiplus

Meslin, Alexandre Malheiros

Please use this identifier to cite or link to this item: http://hdl.handle.net/11422/1513

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DC Field	Value	Language
dc.contributor.author	Meslin, Alexandre Malheiros	-
dc.date.accessioned	2017-03-08T14:11:04Z	-
dc.date.available	2023-12-21T03:02:45Z	-
dc.date.issued	1991-09-30	-
dc.identifier.citation	MESLIN, A. M. Simulações de arquiteturas de memória cache para o multiprocessador Multiplus. Rio de Janeiro: NCE, UFRJ, 1991. 25 p. (Relatório Técnico, 13/91)	pt_BR
dc.identifier.uri	http://hdl.handle.net/11422/1513	-
dc.description.abstract	This paper analyses some alternatives for the MULTIPLUS cache memory system architecture. MULTIPLUS is a high performance multiprocessor system under development at NCE/UFRJ. The analysis is carried out using a simulator which supports different cache memory architecture configurations. The simulator experiments where done under 3 different situations: a non-cache system and th use of write back and write through cache control policies. The graphical simulation results show the system behaviour in relation to the average ratio of bus occupation and the average processor cycle length.	pt_BR
dc.language	por	pt_BR
dc.relation.ispartof	Relatório Técnico NCE	pt_BR
dc.rights	Acesso Aberto	pt_BR
dc.subject	Arquitetura de memória cache	pt_BR
dc.subject	Multiprocessador MULTIPLUS	pt_BR
dc.subject	Cache memory architecture	en
dc.title	Simulações de arquiteturas de memória cache para o multiprocessador Multiplus	pt_BR
dc.type	Relatório	pt_BR
dc.description.resumo	Este trabalho analisa algumas alternativas de arquitetura de sistemas de memórias cache para o MULTIPLUS, um multiprocessador de alto desempenho em desenvolvimento no NCE/UFRJ. A análise é feita através do uso de um simulador capaz de suportar diferentes configurações de arquitetura de memória cache. As simulações foram realizadas considerando 3 situações distintas: a ausência de memórias cache e o uso de políticas de write back e write through para controle da cache. Os resultados das simulações mostram de forma gráfica o comportamento do sistema em relação à taxa média de ocupação dos barramentos e duração média dos ciclos de processador.	pt_BR
dc.publisher.country	Brasil	pt_BR
dc.publisher.department	Instituto Tércio Pacitti de Aplicações e Pesquisas Computacionais	pt_BR
dc.subject.cnpq	CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO	pt_BR
dc.citation.issue	1391	pt_BR
dc.embargo.terms	aberto	pt_BR
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