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dc.contributor.authorBarbosa, Mario Afonso da Silveira-
dc.contributor.authorFaçanha, Heloísa da Silva-
dc.date.accessioned2016-11-10T15:33:50Z-
dc.date.available2016-11-12T03:00:44Z-
dc.date.issued1991-10-30-
dc.identifier.citationBARBOSA, M. A. da S.; FAÇANHA, H. da S. Gerador de clock de quatro fases para microprocessadores. Rio de Janeiro: NCE, UFRJ, 1991. 12 p. (Relatório Técnico, 16/91)pt_BR
dc.identifier.urihttp://hdl.handle.net/11422/1096-
dc.description.abstractThis paper describes the design of a four-phase clock generator integrated circuit. The four nonoverlappÍng phases are generated from an external reference clock, at the same frequency and synchronized with this signal. This circuit will be used in a RISC microprocessor based on the SPARC architecture under development at NCE/UFRJ. The generator is a PLL-based one, for .operation around 20 MHz. This circuit will be implemented Ín the Brazilian PMU using a 2 μm cMOS technology. It was designed using the TEDMOS systemen
dc.languageporpt_BR
dc.relation.ispartofRelatório Técnico NCEpt_BR
dc.rightsAcesso Abertopt_BR
dc.subjectCircuitos eletrônicospt_BR
dc.subjectMicroprocessador Riscpt_BR
dc.titleGerador clock de quatro fases para microprocessadorespt_BR
dc.typeRelatóriopt_BR
dc.description.resumoEste trabalho descreve o projeto de um circuito gerador de clock de quatro fases. A partir de um sinal de clock externo são geradas quatro fases não sobrepostas, na mesma frequência do sinal de entrada, e sincronizadas com este sinal. Este circuito será utilizado no microprocessador RISC com arquitetura SPARC em desenvolvimento no NCE/UFRJ. O gerador, baseado em um PLL (Phase Locked Loop ), deverá operar em torno de 20 MHz. O circuito será implementado no PMU brasileiro com tecnologia cMOS 2μm e no seu projeto foi usado o sistema TEDMOS.pt_BR
dc.publisher.countryBrasilpt_BR
dc.publisher.departmentInstituto Tércio Pacitti de Aplicações e Pesquisas Computacionaispt_BR
dc.subject.cnpqCNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAOpt_BR
dc.citation.issue1691pt_BR
dc.embargo.termsabertopt_BR
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