1. Pantheon
  2. Teses e Dissertações
  3. Teses e Dissertações defendidas na UFRJ
  4. Engenharias
  5. Engenharia Elétrica
Please use this identifier to cite or link to this item: http://hdl.handle.net/11422/23158
Full metadata record
DC FieldValueLanguage
dc.contributor.advisorRolim, Luís Guilherme Barbosa-
dc.contributor.authorSolano Rueda, Oscar Antonio-
dc.date.accessioned2024-07-17T19:22:05Z-
dc.date.issued2019-10-
dc.identifier.urihttp://hdl.handle.net/11422/23158-
dc.description.abstractA aplicabilidade desse sistema integrado de co-simulação na avaliação de controladores embarcados de conversores de potência conectados à rede é exemplificada com alguns casos de estudo.pt_BR
dc.languageporpt_BR
dc.publisherUniversidade Federal do Rio de Janeiropt_BR
dc.rightsAcesso Abertopt_BR
dc.subjectSimulação em tempo realpt_BR
dc.subjectModelos chaveados de conversores controláveispt_BR
dc.subjectCo-simulação multitaxapt_BR
dc.subjectBancada HILpt_BR
dc.titleSimulador em tempo real baseado na integração de módulo FPGA e CPUs para avaliação de controladores embarcados de conversores eletrônicos de potênciapt_BR
dc.typeTesept_BR
dc.contributor.authorLatteshttp://lattes.cnpq.br/5198132538070831pt_BR
dc.contributor.referee1Watanabe, Edson Hirakazu-
dc.contributor.referee2Dias, Robson Francisco da Silva-
dc.contributor.referee3Barbosa, Pedro Gomes-
dc.description.resumoEsta tese propõe uma estratégia de aprimoramento do método ADC (Associated Discrete Circuit) para modelagem de chaves para simulação em tempo real. O método ADC se caracteriza por originar uma matriz de admitâncias do sistema constante, independentemente do estado das chaves existentes. Essa característica faz dele um método de rápida execução e, portanto, apropriado para aplicações nas que são requeridos passos de simulação da ordem de um microssegundo. Entretanto, esse método introduz oscilações numéricas à simulação. A estratégia proposta reduz significativamente essas oscilações com um incremento de complexidade menor do que o ocasionado por abordagens similares previamente apontadas para este fim. Com base na estratégia de modelagem proposta e no uso de uma FPGA genérica como núcleo computacional, um SDTR (Simulador digital em tempo real) foi desenvolvido e validado. Esta validação foi realizada através de uma bancada HIL (Hardware-in-theloop) experimental onde um modelo de VSC trifásico, simulado em tempo real com passo de solução de 1 µs, é comandado por um dispositivo DSP em malha fechada. Além disso, um sistema de co-simulação multitaxa, no qual o SDTR baseado em FPGA desenvolvido é acoplado a um SDTR comercial baseado em processadores CPU, é apresentado.pt_BR
dc.publisher.countryBrasilpt_BR
dc.publisher.departmentInstituto Alberto Luiz Coimbra de Pós-Graduação e Pesquisa de Engenhariapt_BR
dc.publisher.programPrograma de Pós-Graduação em Engenharia Elétricapt_BR
dc.publisher.initialsUFRJpt_BR
dc.subject.cnpqEngenharia Elétricapt_BR
dc.embargo.termsabertopt_BR
dc.embargo.lift2024-07-18T19:22:05Z-
Appears in Collections:Engenharia Elétrica

Files in This Item:
File Description SizeFormat 
925530.pdf6.22 MBAdobe PDFView/Open
Show simple item record Recommend this item View Statistics


Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.