Ferramenta de CAD para o desenvolvimento do layout de capacitores em circuitos integrados CMOS
| dc.contributor.advisor | Soares, Carlos Fernando Teodósio | |
| dc.contributor.referee1 | Petraglia, Antonio | |
| dc.contributor.referee2 | Gomes, José Gabriel Rodriguez Carneiro | |
| dc.creator | Silva Junior, Nilson Carvalho | |
| dc.date.accessioned | 2019-09-16T11:13:04Z | |
| dc.date.available | 2026-05-16T03:02:00Z | |
| dc.date.issued | 2013-03 | |
| dc.description.resumo | Esta dissertação apresenta o desenvolvimento de uma ferramenta de CAD (Computer-Aided Design), cuja função principal é organizar, automaticamente, capacitores unitários em uma dada matriz, de modo a minimizar as interferências do processo de fabricação de circuitos integrados CMOS. O algoritmo de otimização utilizado foi o Simulated Annealing. Esse algoritmo foi escolhido por ser bastante adequado a problemas discretos de minimização. O presente projeto visa automatizar o processo de desenvolvimento do layout de Circuitos a Capacitores Chaveados. | pt_BR |
| dc.embargo.terms | aberto | pt_BR |
| dc.identifier.uri | http://hdl.handle.net/11422/9579 | |
| dc.language | por | pt_BR |
| dc.publisher | Universidade Federal do Rio de Janeiro | pt_BR |
| dc.publisher.country | Brasil | pt_BR |
| dc.publisher.department | Escola Politécnica | pt_BR |
| dc.publisher.initials | UFRJ | pt_BR |
| dc.rights | Acesso Aberto | pt_BR |
| dc.subject | CAD | pt_BR |
| dc.subject | Capacitores chaveados | pt_BR |
| dc.subject | Circuitos integrados | pt_BR |
| dc.subject | CMOS | pt_BR |
| dc.subject | Simulated Annealing | pt_BR |
| dc.subject.cnpq | CNPQ::ENGENHARIAS | pt_BR |
| dc.title | Ferramenta de CAD para o desenvolvimento do layout de capacitores em circuitos integrados CMOS | pt_BR |
| dc.type | Trabalho de conclusão de graduação | pt_BR |