Simulador em tempo real baseado na integração de módulo FPGA e CPUs para avaliação de controladores embarcados de conversores eletrônicos de potência
| dc.contributor.advisor | Rolim, Luís Guilherme Barbosa | |
| dc.contributor.referee1 | Watanabe, Edson Hirakazu | |
| dc.contributor.referee2 | Dias, Robson Francisco da Silva | |
| dc.contributor.referee3 | Barbosa, Pedro Gomes | |
| dc.creator | Solano Rueda, Oscar Antonio | |
| dc.creator.Lattes | http://lattes.cnpq.br/5198132538070831 | pt_BR |
| dc.date.accessioned | 2024-07-17T19:22:05Z | |
| dc.date.available | 2026-05-16T03:08:32Z | |
| dc.date.issued | 2019-10 | |
| dc.description.abstract | A aplicabilidade desse sistema integrado de co-simulação na avaliação de controladores embarcados de conversores de potência conectados à rede é exemplificada com alguns casos de estudo. | pt_BR |
| dc.description.resumo | Esta tese propõe uma estratégia de aprimoramento do método ADC (Associated Discrete Circuit) para modelagem de chaves para simulação em tempo real. O método ADC se caracteriza por originar uma matriz de admitâncias do sistema constante, independentemente do estado das chaves existentes. Essa característica faz dele um método de rápida execução e, portanto, apropriado para aplicações nas que são requeridos passos de simulação da ordem de um microssegundo. Entretanto, esse método introduz oscilações numéricas à simulação. A estratégia proposta reduz significativamente essas oscilações com um incremento de complexidade menor do que o ocasionado por abordagens similares previamente apontadas para este fim. Com base na estratégia de modelagem proposta e no uso de uma FPGA genérica como núcleo computacional, um SDTR (Simulador digital em tempo real) foi desenvolvido e validado. Esta validação foi realizada através de uma bancada HIL (Hardware-in-theloop) experimental onde um modelo de VSC trifásico, simulado em tempo real com passo de solução de 1 µs, é comandado por um dispositivo DSP em malha fechada. Além disso, um sistema de co-simulação multitaxa, no qual o SDTR baseado em FPGA desenvolvido é acoplado a um SDTR comercial baseado em processadores CPU, é apresentado. | pt_BR |
| dc.embargo.terms | aberto | pt_BR |
| dc.identifier.uri | http://hdl.handle.net/11422/23158 | |
| dc.language | por | pt_BR |
| dc.publisher | Universidade Federal do Rio de Janeiro | pt_BR |
| dc.publisher.country | Brasil | pt_BR |
| dc.publisher.department | Instituto Alberto Luiz Coimbra de Pós-Graduação e Pesquisa de Engenharia | pt_BR |
| dc.publisher.initials | UFRJ | pt_BR |
| dc.publisher.program | Programa de Pós-Graduação em Engenharia Elétrica | pt_BR |
| dc.rights | Acesso Aberto | pt_BR |
| dc.subject | Simulação em tempo real | pt_BR |
| dc.subject | Modelos chaveados de conversores controláveis | pt_BR |
| dc.subject | Co-simulação multitaxa | pt_BR |
| dc.subject | Bancada HIL | pt_BR |
| dc.subject.cnpq | Engenharia Elétrica | pt_BR |
| dc.title | Simulador em tempo real baseado na integração de módulo FPGA e CPUs para avaliação de controladores embarcados de conversores eletrônicos de potência | pt_BR |
| dc.type | Tese | pt_BR |