Ferramenta de CAD para o desenvolvimento do layout de capacitores em circuitos integrados CMOS

Please use this identifier to cite or link to this item: http://hdl.handle.net/11422/9579

Type:	Trabalho de conclusão de graduação
Title:	Ferramenta de CAD para o desenvolvimento do layout de capacitores em circuitos integrados CMOS
Author(s)/Inventor(s):	Silva Junior, Nilson Carvalho
Advisor:	Soares, Carlos Fernando Teodósio
Abstract:	Esta dissertação apresenta o desenvolvimento de uma ferramenta de CAD (Computer-Aided Design), cuja função principal é organizar, automaticamente, capacitores unitários em uma dada matriz, de modo a minimizar as interferências do processo de fabricação de circuitos integrados CMOS. O algoritmo de otimização utilizado foi o Simulated Annealing. Esse algoritmo foi escolhido por ser bastante adequado a problemas discretos de minimização. O presente projeto visa automatizar o processo de desenvolvimento do layout de Circuitos a Capacitores Chaveados.
Keywords:	CAD Capacitores chaveados Circuitos integrados CMOS Simulated Annealing
Subject CNPq:	CNPQ::ENGENHARIAS
Production unit:	Escola Politécnica
Publisher:	Universidade Federal do Rio de Janeiro
Issue Date:	Mar-2013
Publisher country:	Brasil
Language:	por
Right access:	Acesso Aberto
Appears in Collections:	Engenharia Eletrônica e de Computação

Files in This Item:

File	Description	Size	Format
monopoli10006570.pdf		1.94 MB	Adobe PDF	View/Open

Pantheon Institutional repository